作者 此示例介绍了 Verilog HDL 中的参数化三进制加法器树。针对逻辑元件 (LE) 中包含大型查找表作为组合逻辑结构的设备（如 Stratix® II），将加法器树构建为三进制加法器树可以显著提高性能。 图 1.三进制加法器树顶层图表。 下载本示例中使用的文件： 下载 ternary_adder_tree.zip 下载三进制加法器树 README 文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.三进制加法器树端口列表 端口名称 类型 描述 A，B，C，D，E 输入 参数化输入至加法器树 CLK 输入 时钟 OUT 输出 加法器树的参数化输出 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 Verilog HDL 示例 ›