此页面包含 Verilog HDL 中的状态机设计示例。状态机是一种时序电路，通过多个状态推进。这些示例提供了实现下列状态机类型的 HDL 代码：
4 状态 Mealy 状态机
Mealy 状态机的输出取决于输入和当前状态。当输入发生变化，输出会更新，无需等待时钟沿。
4 状态 Moore 状态机
Moore 状态机的输出仅取决于当前状态。当状态发生变化时（在时钟沿），输出为只写。
安全状态机
此示例使用 syn_encoding 合成属性值 safe，以指定软件应插入额外逻辑来自检测非法状态，并强制状态机转换到重置状态。
用户编码状态机
此示例使用 syn_encoding 合成属性值 user，以指示软件使用 Verilog HDL 源代码中定义的值对每个状态进行编码。通过更改状态常量的值，您可以更改状态机的编码。
下载本示例中使用的文件：
- 下载 mealy_state_machine_v.zip
- 下载 moore_state_machine_v.zip
- 下载 safe_state_machine_v.zip
- 下载 user_encoded_machine_v.zip
- 下载状态机的 Verilog HDL 模板 README 文件
每个 zip 下载包括用于状态机的 Verilog HDL 文件及其顶层结构图。
该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。