作者 此示例介绍了 Verilog HDL 中具有不同的读写地址的 64 x 8 位单时钟同步 RAM 设计。合成工具能够检测 HDL 代码中的单时钟同步 RAM 设计，并根据目标设备架构自动推断 altsyncram 或 altdpram 宏功能。 图 1.单时钟同步 RAM 顶层图表。 下载本示例中使用的文件： 下载 ram_infer.zip 下载单时钟同步 RAM README 文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.单时钟同步 RAM 端口列表 端口名称 类型 描述 data[7:0] 输入 8 位数据输入 read_addr[5:0] 输入 6 位读取地址输入 write_addr[5:0] 输入 6 位写入地址输入 we 输入 写入支持输入 clk 输入 时钟输入 q[7:0] 输出 8 位输入输出 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 Verilog HDL 示例 ›