Verilog HDL:符号乘法器-加法器

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此示例介绍了 Verilog HDL 中采用流程寄存器的 16 位符号乘法器-加法器设计。合成工具能够检测 HDL 代码中的乘法器-加法器设计,并自动推动 altmult_add 宏功能,以提供最佳结果。

图 1.符号乘法-加法器顶层图表。

该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。