作者 此示例介绍了 Verilog HDL 中搭载寄存 I/O 的 8 位符号乘法器。合成工具会检测 HDL 代码中的乘法器设计,并推理 lpm_mult 宏功能。 图 1.符号乘法器顶层图表。 下载本示例中使用的文件: 下载 signed_mult_v.zip 下载搭载寄存 I/O 的符号乘法器 README 文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.符号乘法器端口列表 端口名称 类型 描述 a[7:0], b[7:0] 输入 8 位符号寄存数据输入到乘法器单元。输入数据将馈送至每个时钟周期的乘法器。 clk 输入 时钟。 out[15:0] 输出 乘法器单元的 16 位符号输出。 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 Verilog HDL 示例 ›