POS-PHY 等级 4 (SPI-4.2) 外部 PPL 共享

此设计示例展示了如何在 SPI-4.2 传输器和接收器内核之间进行外部锁相环 (PLL) 共享。

通常情况下，Quartus® II 合成工具在编译期间自动完成 SPI-4.2 传输器和接收器内部 PLL 的共享。不过，也会出现特殊情况，无法进行内部 PLL 共享。例如，由于 DPA 错位问题，Stratix® IV GX ES 设备的 SPI-4.2 ALTLVDS 宏功能不支持内部 PLL 共享。在此情况下，一种方法是使用外部 PLL 共享以便支持 PLL 合并。

关于如何进行内部 PLL 共享的更多信息，请参考 POS-PHY 等级 4 MegaCore 功能用户指南 (PDF) 的附录 B。

关于 Stratix IV GX ES 设备 DPA 错位问题的更多信息，请参考 Stratix IV GX ES 勘误表。

此设计示例使用 Quartus II 9.1 进行创建和验证。

下载本示例中使用的文件：

• 下载 SPI4_External_PLL.zip
• 下载 README.txt

该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束

图 1 显示功能模拟架构的结构图

受测设备 (DUT) 模块包含 SPI-4.2 传输器和接收器内核、merge_pll 单元、128 位主机源单元，以及 128 位代理宿单元。主机源使用了 Atlantic™ 接口将数据传输至 SPI-4.2 传输器内核，同时 128 位代理宿单元会接收来自 SPI-4.2 接收器内核的数据。merge_pll 单元为 SPI-4.2 传输器和接收器内核生成快速时钟、低速时钟和时钟启用信号。此单元还为 SPI-4.2 接收器内核生成 rxsys_clk 信号。

测试平台模块为 SPI-4.2 传输器内核提供了相同的 128 位主机源，为 SPI-4.2 接收器内核提供了 64 位可变代理宿模块。测试平台模块中的 SPI-4.2 接收器内核使用了 64 位可变数据通路宽度。测试平台模块的 SPI-4.2 传输器和接收器内核均未使用外部 PLL 共享。实际的硬件实施中，可采用执行相同功能的第三方 SPI-4.2 设备来替代它们。

图 2 显示了设计示例的编译报告。报告中已使用的 PPL 数量为 8 个中的 1 个。

图 3 显示了时钟总结报告。

相关链接

与 SPI-4.2 内核协议和规格相关的更多信息，请访问：

• POS-PHY 等级 4 (SPI-4.2/PL4) IP 内核资源中心

关于如何在 SPI-4.2 传输器和接收器内核之间进行外部 PLL 共享的详细说明，请访问英特尔知识数据库：

• 是否可以使用 Stratix IV GX ES 设备中的 SPI 4.2 内核共享 TX 和 RX?