Verilog HDL:采用异步复位的计数器

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此示例介绍了 Verilog HDL 中采用异步复位和计数支持输入的 8 位计数器。合成工具会检测 HDL 代码中的计数器设计并推断 lpm_counter 宏功能。

图 1.采用异步复位的计数器顶层图表

下载本示例中使用的文件:

下载 counter.zip ›

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该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。

表 1 列出了端口以及每个端口的说明。