Verilog HDL:二进制加法器树

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此示例介绍了 Verilog HDL 中的 16 位二进制加法器树。针对逻辑元件 (LE) 中采用 4 路输入查找表的设备,使用二进制加法器树结构可以显著提高性能。

图 1.二进制加法器树顶层图表。

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该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。

表 1 列出了二进制加法器树设计中的端口。