作者 此示例展示了 Verilog HDL 中的双输入 8 位加法器/减法器设计。设计单元使用 add_sub 输入端口在加法与减法操作之间动态切换。 图 1.加法器/减法器顶层图。 下载本示例中使用的文件： 下载 addsub_v.zip 下载加法器/减法器自述文件 表 1.加法器/减法器端口列表 端口名称 类型 描述 dataa[7:0], datab[7:0] 输入 8 位数据输入 add_sub 输入 可在加法与减法操作之间进行动态切换的输入端口 clk 输入 时钟输入 result[8:0] 输出 8 位数据输出以及进位/借位最高有效位 (MSB) 查看全部 显示较少 相关链接 《英特尔® Quartus® Prime 用户指南》中的“推荐 HDL 编码风格”一章 › 如何使用 Verilog HDL 示例 › 表 1.加法器/减法器端口列表 相关链接