作者 此示例展示了 Verilog HDL 中宽度为 1 位、长度为 64 位的移位寄存器。综合工具检测移位寄存器组，并根据目标设备架构推断 altshift_taps 宏功能。 图 1.1x64 移位寄存器顶层图。 下载本示例中使用的文件： 下载 shift_1x64.zip 下载 1x64 移位寄存器自述文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1 列出了各个端口并对每个端口进行了说明。 表 1.1x64 移位寄存器端口列表 端口名称 类型 描述 clk 输入 时钟 shift 输入 移位使能输入 sr_in 输入 移位寄存器输入 sr_out 输出 移位寄存器输入 查看全部 显示较少 相关链接 《Quartus® II 手册》中的“推荐 HDL 编码风格”一章 › 如何使用 Verilog HDL 示例 ›