VHDL：将十六进制值转化为标准逻辑矢量

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此示例展示了如何将十六进制值转换为 std_logic_vector。它在 VHDL '87 (IEEE Std 1076-1987) 和 VHDL '93 (IEEE Std 1076-1993) 中均有显示。有关在您的项目中使用此示例的更多信息，请参阅 VHDL 网页上的如何使用 VHDL 示例部分。

hex.vhd

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;

ENTITY hex IS
    PORT(
        D : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END hex;

ARCHITECTURE a OF hex IS
BEGIN
-- 下一行将转换十六进制值 
-- 为 VHDL 中的 STD_LOGIC_VECTOR '87.

    D(7 DOWNTO 0) <= to_stdlogicvector(x"FC");
    
-- 下一行将在 VHDL '93 中执行（该标准暗示 
-- 允许此转换）。
-- D <= x"FC"
END a;