在数字上变频中，基带信号被内插到中频 (IF)，然后由 IF 正弦载波进行数字调制。根据奈奎斯特理论，中频载波频率被限制为中频电路采样频率的一半。本设计示例演示如何使用高于奈奎斯特频率的 IF 载波频率实现数字上变频。关键是利用正弦信号的周期性和英特尔® FPGA 上嵌入的低压差分信号 (LVDS) 串行器的高采样频率。将中频信号调制到更高的载波频率可以充分利用现代数模转换器 (DAC) 的高采样率，并减轻对模拟压控振荡器 (VCO) 和混频器的要求。
设计描述
图 1 显示了多相数字上变频系统的框图。阴影框包含本设计示例中使用的模块。默认情况下，多相滤波器以 100 MHz 运行。通过四个多相组件，LVDS 发射器的输出具有 400 MHz 的数据速率。在传统的上变频调制解调器中，中频载波频率被数控振荡器 (NCO) 的时钟频率限制在不超过 50 MHz。然而，通过利用混叠，该设计示例中的输出载波频率以 160 MHz 为中心。
在图 1 中，同相和正交信号分别表示为 I 和 Q。通常使用 FIR 滤波器级联或 FIR 和 CIC 滤波器级联，将基带 I 和 Q 信号内插到更高的数据速率。整体上采样率取决于应用，在图 1 中表示为变量 2x。
多相子滤波器由具有尖锐过渡带的低通滤波器构成。选择了系数以便多相 FIR 滤波器可以有效滤除混叠频谱图像。与传统上变频设计中的低通滤波器不同，这种多相滤波器通常无法承受较宽的过渡带宽。
该示例包括一个 DSP Builder 数据通路设计文件和一个 VHDL 格式的顶级集成文件。还提供了一个测试平台和一个 ModelSim* 仿真脚本。
下载本示例中使用的 Quartus® II 软件 DSP Builder 项目：