Nios II 以太网标准硬件设计示例提供了类似于典型 Nios II 处理器系统的外设和存储器组合。此设计与英特尔® FPGA 开发套件上的每个硬件组件连接，例如 SDRAM、LED、按钮和以太网物理接口或媒体访问控制 (PHY/MAC)。您可以使用 Nios II 以太网标准设计作为您自己的嵌入式系统的起点，通过添加或删除组件来满足您的自定义要求。
此设计是为以下 10 系列英特尔® FPGA 开发套件提供的：
- 英特尔® MAX® 10 NEEK
- Altera MAX 10 FPGA 开发套件
- 英特尔® Cyclone® 10 低功耗 FPGA 评估套件
- 英特尔® Arria® 10 SoC 开发套件
硬件设计规格
- 带有 JTAG 调试模块的 Nios II 处理器内核
- DDRx SDRAM 控制器/HyperRam 内存控制器
- 以太网接口
- JTAG UART
- 系统计时器
- 高分辨率计时器
- 性能控制器
- LED 并行 I/O (PIO)
- 按钮 PIO
- 系统 ID 外设
英特尔® FPGA 设计商店中提供了针对 10 系列 FPGA 设备系列的较新设计及其各自的开发套件信息。
该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。
旧款设备
V 系列设备系列及以下使用基于 Qsys 分层设计的设计示例，该设计示例具有顶层系统和两个子系统，即：外设子系统和以太网子系统，如图 1 所示。
该设计适用于以下 Altera® 开发套件：
- Nios II 嵌入式评估套件，Cyclone® III 版
- 嵌入式系统开发套件，Cyclone III 版
- Stratix ® IV GX FPGA 开发套件
- Cyclone® V GT FPGA 开发套件
硬件设计规格
- 带有 JTAG 调试模块的 Nios II 处理器内核
- DDRx SDRAM 控制器
- 通用闪存接口 (CFI) 闪存接口
- 以太网接口
- JTAG UART
- 系统计时器
- 高分辨率计时器
- 性能控制器
- LED 并行 I/O (PIO)
- 按钮 PIO
- 系统 ID 外设
下载本示例中使用的文件：
- niosii-ethernet-standard-readme.txt
- niosii-ethernet-standard-3c25.zip
- niosii-ethernet-standard-3c120.zip
- niosii-ethernet-standard-4sgx230.zip
英特尔® FPGA 设计商店中提供了 Cyclone V GT 以太网标准设计示例及其各自的开发套件信息。
该设计的使用受 Altera 硬件参考设计许可协议中条款和条件的管理和约束。
注意：有关 NicheStack TCP/IP 堆栈支持和许可证的更多信息，请参阅使用 NicheStack TCP/IP 堆栈 – Nios II 页。