设计摘要
此设计演示了如何将 ALTGX 或 ALTLVDS 与三倍速以太网 (TSE) MegaCore 功能实例分开实例化。
此设计在不选择 GXB 或 LVDS I/O 的情况下实例化 TSE MegaCore。ALTGX 或 ALTLVDS 单独实例化并配置为通过十位接口 (TBI) 与 TSE 物理编码子层 (PCS) 对接，如图 1 所示。
下载本示例中使用的文件：
该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。
下载中的文件包括：
- s4gx_tse_lvds.qar - 使用 ALTLVDS 的 TSE 设计档案
- s4gx_tse_gxb.qar - 使用 ALTGX 的 TSE 设计档案
使用以下设置配置 ALTGX：
- 在常规选项卡下，将协议设置为基本
- 在常规选项卡下，将通道宽度设置为 10
- 在常规选项卡下，将数据速率设置为 1.25 Gbps，将输入时钟频率设置为 125 MHz
注：实例化 Stratix® IV GX 和 Arria® II GX 器件的 ALTGX_RECONFIG 模块。
对于 TSE 到 ALTGX 接口，连接以下信号：
- tbi_rx_clk (TSE) 到 rx_clkout (ALTGX)
- tbi_rx_d[9..0] (TSE) 到 rx_dataout[9..0] (ALTGX)
- tbi_tx_clk (TSE) 到 tx_clkout (ALTGX)
- tbi_tx_d[9..0] (TSE) 到 tx_datain[9..0] (ALTGX)
使用以下设置配置 ALTLVDS RX：
- 在常规选项卡下，启用动态相位对齐 (DPA) 模式
- 在常规选项卡下，将反序列化因子设置为 10
- 在频率/PLL 设置选项卡下，将数据速率设置为 1.25 Gbps，将输入时钟频率设置为 125 MHz
- 在 DPA 设置 1 选项卡下，勾选“rx_divfwdclk”输出端口并绕过 DPA FIFO 选项
对于 TSE 到 ALTLVDS 接口，连接以下信号：
- tbi_rx_clk (TSE) 到 rx_divfwdclk (ALTLVDS)
- tbi_rx_d[0..9] (TSE) 到 rx_out[9..0] (ALTLVDS)
- tbi_tx_clk (TSE) 到 125MHz 系统时钟
- tbi_tx_d[0..9] (TSE) 到 tx_in[9..0] (ALTLVDS)
注意：TSE TBI 数据总线到 LVDS 数据总线的连接顺序相反。
注：对于 ALTGX 和 ALTLVDS 复位序列，请参阅设备手册。