HiSPi（高速像素接口）成像器连接设计示例

建议用于：

  • 设备：Cyclone® V

  • Quartus®：v12.1

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图 1 – HiSPi 设计示例（FPGA 模块）。

高速像素接口 (HiSPi) 设计示例演示了如何使用 Cyclone® V FPGA 从 Aptina HiSPi 串行接口捕获流视频。FPGA 从成像器接收像素数据。

设计示例执行以下功能：

  • 通过 I2C 配置 Aptina 传感器通过 HiSPi 输出视频模式
  • 通过 Avalon® 内存映射 (Avalon-MM) 总线配置 Qsys 组件
  • 反序列化 HiSPi 信号
  • 解析反序列化的流并提取活动视频数据
  • 通过 Avalon®-ST 视频连接输出活动视频数据
  • 接收和监控 Avalon-ST 视频数据，记录统计数据并检测任何错误

硬件规格：

  • 带有 5CGXFC7D6F31C7ES 器件的 Cyclone V 开发套件
  • Terasic AHA-HSMC 转接板 Aptina MT9M024 床头板

用于实施和运行设计的软件工具：

  • Quartus® II 版本 12.1 软件
  • Qsys 系统设计工具
  • 系统控制台调试工具

该设计支持以下 HISPI 配置：

  • HiSPi 打包模式
  • 允许嵌入的数据，但被丢弃
  • 4 通道和 20 位像素：10 位 HiSPi 字长
  • 2 通道和 14 位像素：14 位 HiSPi 字长
  • 2 通道和 12 位像素。12 位 HiSPi 字长
  • HiSPi 数据转换之间的 HiSPi 时钟转换
  • HiSPi SLVS 低 VCM 电平（SLVS 功率为 0.4 V）

产品名称 支持的设备 支持开发套件 符合 Qsys 规范 Quartus II版本
HiSPi 成像器互联设计实例 Cyclone V (GX) Cyclone V GT FPGA 开发套件 ✓ 12.1
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下载设计示例

该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。

下载 HiSPi 设计示例。