此设计示例展示了如何使用硬件加速校验和组件来计算内存中数据缓冲区的校验和。校验和加速器由三个子组件组成：
- 校验和计算器
- 读取主机
- 校验和控制器
图 1：校验和加速器框图
所有组件都包含 Avalon® 接口并且可以相互连接以形成校验和加速器。您可以用另一个功能等效的组件替换任何组件。例如，您可以使用独立运行的状态机替换控制器组件。
在本例中，控制器连接到 Nios II 处理器。处理器将内存缓冲区的基地址和数据长度传送给控制器组件。一旦读取主机知道这个信息，便会不断从内存中读取数据，并传递给校验和计算器进行校验和运算。
对所有数据执行校验和计算后，计算器将有效信号连同校验和结果一起发给控制器。然后控制器将设置状态寄存器中的 DONE 位，并同时断言中断信号。当断言了 DONE 位和中断信号后，只能从控制器读取结果。
此加速器组件支持 32 位和 64 位数据校验和计算。硬件加速校验和实施与软件校验和的加速因子对于 32 位数据高达 30，对于 64 位数据高达 60。
此设计示例旨在与 Nios II 嵌入式评估套件 (NEEK)，Cyclone III 版一起使用。
硬件设计规格
该设计包含以下组件：
- Nios II 处理器（Nios II/f 快速内核）
- DDR SDRAM 高性能控制器
- Avalon 内存映射管道桥接
- 性能控制器
- 间隔计时器
- 按钮式并行 I/O (PIO)
- LED PIO
- JTAG-UART
- 系统识别 (ID) 外设
- 校验和控制器
- 校验和计算器
- 读取主机
使用此设计示例
要运行此示例，请下载 altera_avalon_checksum_de.zip 并解压到您的硬盘。然后，按照 .zip 文件中的 readme.doc 的说明操作。
该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。