此设计示例是基于 web 服务器的主板更新门户 (BUP) 设计，包含一个 Nios® II 处理器和一个英特尔® FPGA IP，用于三速以太网媒体访问控制 (MAC)。该设计示例采用面向 Cyclone® V E FPGA 设备的 EPCQ，在基于 Nios II 的系统中实现基本远程配置功能。
该设计可以从任何 DHCP 服务器获取 IP 地址，并将主板闪存中的网页提供给相同网络中的任何主机。该网页支持您为用户硬件和用户软件上传新的 FPGA 设计，同时您还可以通过该网页触发从出厂映像到用户映像的重新配置。
使用此设计示例
此设计在 Cyclone V E FPGA 开发套件上运行。若要运行此示例，请从英特尔 FPGA 设计商店下载安装包。按照参考指南中的说明来运行此设计。
如果您无法运行此设计示例，请参考 FTA 进行故障排查，并查找可能的根源问题。如果您希望将该设计迁移到其他开发套件中，请参考设计迁移指南中的详细信息。
设计规范
该设计包含以下组件：
- Altera® 串行闪存控制器
- Altera 锁相环 (PLL)
- Altera 远程更新
- JTAG UART
- Nios II Gen2处理器
- 片上内存（RAM 或 ROM）
- PIO（并行 I/O）
- 复位控制器
- 分散收集 DMA 控制器
- 系统 ID 外设
- 三速以太网