“表89.Arria® 10 FPGA设备的 IOE 可编程延迟“在 Arria® 10 FPGA 设备数据表中了解？

1. 在 Arria® 10 FPGAs 内核结构和通用 I/O 手册第 5.5.3.3 章 2024.07.08 之前的版本中。可编程 IOE 延迟，在 Arria®10 FPGAs GPIO 手册中提到的“50 ps 增量延迟”并不是一个确切的值。这只是一个解释“偏移”值和“最大延迟”之间关系的示例。用户应参考数据表了解确切的 IOE 延迟值。
2. 在 Arria® 10 器件数据表中，表 89 显示了不同速度等级的最大延迟值以及输入和输出引脚的偏移值范围。但该表并没有完全解释它们的关系。

在 Arria® 10 FPGAs 内核结构和通用 I/O 手册 2024.07.08 之前的版本中，5.5.3.3.可编程 IOE 延迟 一章中有一句话提到“50 ps 增量延迟”。它不是一个精确的值，而只是一个解释“偏移”值和“最大延迟”之间关系的示例。用户应参考数据表了解确切的 IOE 延迟值。

从 Arria® 10 FPGA设备数据表 89.Arria® 10 FPGA设备的 IOE 可编程延迟，我们可以看到不同速度等级的设备有不同的最大 IOE 延迟。我们可以将输出路径的输出延迟链设置 （IO_IN_DLY_CHN） 调整为 0~15，即 15 分割分辨率。对于输入路径，输入延迟链设置 （IO_OUT_DLY_CHN） 参数范围为 0~63,63 除分辨率。

将句子简化为公式如下：

对于输出引脚，如果 我们将IO_OUT_DLY_CHN 设置为 N，

输出路径增量延迟 = 最大输出延迟 / 15

输出延迟值 = 输出路径增量延迟 × N

对于输入引脚，如果我们将 IO_IN_DLY_CHN 设置为 N，

输入路径增量延迟 = 最大输出延迟 / 63

输入延迟值 = 输入路径增量延迟 × N

例如，慢速模型 -E3S 输入延迟可以设置为 0 到 6.035 ns 之间，步长为 6.035 ns/63=0.0958 ns。

但是，我们必须知道 PVT 不能补偿 IO 延迟链。该值随工艺、电压和温度而变化。

在《Arria® 10 FPGAs内核结构和通用 I/O 手册》的修订版 2024.07.08 中，第 5.5.3.3 章中对 IOE 延迟进行了描述 。可编程 IOE 延迟 已更新。