说明
由于英特尔® Quartus® Prime 专业版软件版本 22.3 中存在一个问题，为 F-tile 以太网生成的 .sdc 文件英特尔® FPGA Hard IP不正确地约束了 o_clk_rec_div 和 o_clk_rec_div64 端口。使用这些知识产权 （IP） 时，这些不当约束可能会导致功能故障。
对于 10G 和 40G 设计， o_clk_rec_div64 的正确频率（在时序报告中显示为 rx_clkout ）为 161.1328125 MHz，对于其他速率，为 402.83203125 MHz 或 415.0390625 MHz。
对于 10G， o_clk_rec_div 的正确频率（在时序报告中显示为 rx_clkout2 ）为 156.25 MHz，对于 40G 设计为 312.5 MHz，对于其他速率为 390.625 MHz。
解决方法
要变通解决此问题，可以通过在顶级项目 Synopsys Design Constraints （SDC） 文件中定义新的时钟周期约束来覆盖 IP 级约束。
在以下示例中， *rx_pld_pcs_clk_ref 和 *rx_user_clk_ref 时钟将被覆盖，以便以简洁的方式得出 rx_clkout 和 rx_clkout2 频率。
这些时钟是 rx_clkout 和 rx_clkout2的主时钟。
- set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|DUT|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|DUT|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|DUT|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|DUT|eth_f_0|rx_user_clk_ref|ch23 $clk_target
从英特尔® Quartus® Prime 专业版软件版本 22.4 开始，此问题已修复。