说明
由于英特尔® Quartus® Prime 专业版软件版本 22.3 出现问题，为 F-tile 以太网生成的 .sdc 文件英特尔® FPGA Hard IP不当约束 o_clk_rec_div 和 o_clk_rec_div64 端口。使用此知识产权 （IP） 时，这些不当限制可能会导致功能故障。
对于 10G 和 40G 设计以及 402.83203125 MHz 或 415.0390625 MHz，o_clk_rec_div64的正确频率（在时序报告中显示为rx_clkout）为 161.1328125 MHz，其他速率为 415.0390625 MHz。
o_clk_rec_div的正确频率（在时序报告中显示为rx_clkout2）为 156.25 MHz，40G 设计为 312.5 MHz，其他速率为 390.625 MHz。
解决方法
要解决此问题，可以通过在顶级项目 Synopsys 设计限制 （SDC） 文件中定义新的时钟周期限制来覆盖 IP 级限制。
在下面的示例中， *rx_pld_pcs_clk_ref 和 *rx_user_clk_ref 时钟被覆盖，因此 rx_clkout 和 rx_clkout2 频率以清洁的方式派生。
这些时钟是rx_clkout和rx_clkout2的主时钟。
- 设置clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- 设置clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。
