文章 ID: 000091063 内容类型: 错误讯息上次审核日期: 2022 年 06 月 15 日

Error （13452）：Verilog HDL 模块实例化错误：模块“altera_emif_arch_nd_bufs”没有名称为“PORT_MEM_CK_BIDIR_WIDTH”的参数

环境

错误 ID: 18022269558

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 22.1

FPGA 知识产权

外部内存接口英特尔® Stratix® 10 FPGA IP

已找到版本: External Memory Interfaces Intel Stratix 10 FPGA IP core

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于英特尔® Quartus® Prime 专业版软件 v22.1 及更早版本出现问题，您可能会在从以前的英特尔® Quartus® Prime 专业版软件版本升级外部内存接口英特尔® Stratix® 10 FPGA IP 内核后看到此错误。

该错误发生在设计中包含多个外部内存接口实例英特尔® Stratix® 10 FPGA IP 内核，并且尚未全部升级到英特尔® Quartus® Prime 专业版软件的相同版本时。

解决方法

为解决此问题，将外部内存接口英特尔® Stratix® 10 FPGA IP 内核的所有实例升级到同一版本的英特尔® Quartus® Prime 专业版软件。
此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。