说明
Cyclone® V SoC 设备中，有三个命名为eosc1_clk、eosc2_clk和f2s_sdram_ref_clk的硬核处理器系统 （HPS） SDRAM 锁相环 （PLL） 的时钟源，但是不可用指定 HPS 知识产权 （IP） GUI 中的时钟源。
解决方法
HPS SDRAM PLL 的时钟源的选择由 Preloader 软件控制：
1. 从交付文件生成spl_bsp，并在 BSP 目标目录的"生成"文件夹中生成pll_config.h。
2. 在 pll_config.h 文件中，将以下值更改 为预期的时钟资源：
#define CONFIG_HPS_SDRPLLGRP_VCO_SSRC （0）
值0意味着使用eosc1_clk作为 SDRAM PLL 参考时钟源，1意味着使用eosc2_clk，2种使用f2s_sdram_ref_clk方法。
3.编译预加载器并 构建 预加载器映像。