说明
由于英特尔® Quartus® Prime 专业版软件 21.3 版出现问题，在编译针对英特尔 Agilex设备并包括 LVDS SERDES 英特尔 FPGA IP®内核的设计时，您可能会看到这样的内部错误。当一个 I/O 组具有多个 LVDS SERDES 英特尔 FPGA IP具有与时钟相位调整 （CPA） 模块连接的不同重置信号的内核时，系统会发生此错误。
解决方法
要解决此问题，对同一 I/O 组内的所有 CPA 模块使用一个重置信号。
此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。