说明
使用 E-tile，参考时钟终端指定了 LVPECL，但实际使用的 IO 标准会因使用的时钟缓冲区而有所不同。例如，英特尔® Stratix® 10 TX 信号完整性 （SI） 开发套件为 E-Tile 参考时钟提供两个不同的时钟缓冲区：Silicon Labs Si53311 使用 LVDS，而 Si5341 则使用自定义的差分输出。建议是使时钟缓冲区输出满足英特尔® Stratix® 10 设备数据表中的差分电压和通用模式电压要求：
解决方法
英特尔® Stratix® 10 设备数据表和 E-Tile 收发器 PHY 用户指南（即使正在使用非 LVPECL IO 标准）也适用。观察电压要求，并包括 QSF 设置。