文章 ID: 000087358 内容类型: 故障排除 上次审核日期: 2021 年 09 月 02 日

为什么不能英特尔® Stratix®从另一个具有不同顶级项目导出的 10 个分区进行编译?

环境

  • 英特尔® Stratix® 10 FPGA 和 SoC FPGA
  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于英特尔® Quartus® Prime Pro 软件版本 18.0 或更早出现问题,当两个分区在具有 top_level_1.svtop_level_2.sv的两个不同的项目中编译,并使用QDB_FILE_PARTITION分配到具有 top_level_3.sv 的第三个项目中重新使用时,由于双行时钟区域的重叠,您将看到以下内部错误:

    内部错误:子系统:VPR20KMAIN,文件:/quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

    top_level_1.sv、top_level_2.svtop_level_3.sv三大顶级文件来自 3 种不同的设计,每种设计都与外设接口、使用的设计模块等不同。因此,开发人员项目(使用top_level_1.svtop_level_2.sv)进行分区最初编译并导出的项目没有关于两个导出分区被重用的消费者项目(项目,带top_level_3.sv)的整体信息。

    • 用图中的绿色框定义的时钟扇区。1
    • 行时钟区域为半时钟扇区宽,而一行 LAB 行高,用红色点示框(图)。1
      • 在消费者项目中,当两个重用分区在此区域中重叠时,您会看到上面的"内部错误"
    解决方法

    为解决此问题,请在开发人员项目中使用逻辑锁区域,以避免在消费者项目中采用两个重复使用的分区来融合同一行时钟区域。

    例如:

    • 从将重新使用这两个分区的消费者项目中,确定黄色和紫色分区的大致位置。选择两个分区的逻辑锁限制,这样行时钟区域不会重叠。
    • 在开发人员项目中,借 助 top_level_1.sv,使用从紫色分区的消费者项目中识别的逻辑锁区域限制,接着在最终阶段编译和导出分区。
    • 在开发人员项目中,使用 top_level_2.sv使用从黄色分区的消费者项目中识别的逻辑锁区域限制,接着在最终阶段编译和导出分区。
    • 在消费项目中重新使用时,具有 top_level_3.sv 的导出分区将使用非重叠逻辑锁约束来维持开发人员项目中定义的位置。

    此问题计划在英特尔 Quartus Prime Pro 软件的未来版本中修复。

    为什么我无法将英特尔® Stratix® 10 个分区放置在收发器库旁边,在另一个项目中导出和重复使用?

    为什么不能将英特尔® Stratix®10 个分区放置在 EMIF/PHY Lite/LVDS 接口的 I/O 组旁边,在另一个项目中导出和重用?

    内部错误:子系统:PTI,文件:/quartus/tsm/pti/pti_tdb_builder.cpp

    内部错误:子系统:LALE,文件:/quartus/legality/lale/lale_new_solver.cpp

    法律声明

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