文章 ID: 000087213 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么在使用 英特尔® Stratix® 10 E-tile 设备收发器 IP 的多个实例时会看到暂停时间违规?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    使用 英特尔 Stratix 10 E-tile 设备收发器 IP 的多个实例时,您可能会看到由解压错误路径造成的暂停时间违规。

    违规涉及基于两个独立收发器 IP 实例时钟的 AIB 寄存器。IP 应在 IP 中的多个通道之间应用错误路径,但必须在多个收发器 IP 之间应用错误路径 SDC 限制。

    解决方法

    要解决此问题,您可以在顶层 SDC 文件中应用set_false_path限制。

    下面的示例演示如何在两个不相关的收发器 IP 节点之间应用错误路径

    忽略路径:

    设置 aib_tx_internal_div_reg_col [get_registers -nowarn nphy_instance_1.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~aib_tx_internal_div.reg]

    设置 aib_fabric_transfer_clk_col [get_registers -nowarn nphy_instance_2.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~s2_6_0__aibadpt__aib_fabric_tx_transfer_clk.reg]

    下一步: 设置错误路径

    set_false_path -从 aib_tx_internal_div_reg_col aib_fabric_transfer_clk_col

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    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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