问题338064：第 1 卷，第 9 章，适用于 Stratix® V 设备的 SEU 缓解，版本 2015.06.12
在第 9-9 页中，时序部分指出如下：
在计算 CRC 期间，CRC_ERROR针始终驱动低至至少 32 个时钟周期。当发生错误时，一旦 EMR 更新或 32 个时钟周期失效，以最后一个时钟周期为准，便会将引脚驱动高。因此，您可以在 CRC_ERROR 引脚的新兴边缘开始检索 EMR 的内容。该引脚保持高，直到读取当前帧，然后再次低驱动至少 32 个时钟周期。
但这是不正确的。其状态如下：
在 CRC 计算期间，CRC_ERROR引脚始终驱动低。出现错误时，EDCRC 硬核模块需要 32 个时钟周期来更新 EMR，一旦 EMR 更新，引脚便被驱动高。因此，您可以在 CRC_ERROR 引脚的新兴边缘开始检索 EMR 的内容。该引脚保持高，直到读取当前帧，然后再次低驱动 32 个时钟周期。
图 9-6 状态 CRC 计算（最少 32 个时钟周期），但它应该状态 CRC 计算（32 个时钟周期）。
问题156378：Stratix V 设备中的时钟网络和 PLL，2013.05.06 版
使用自动时钟切换时有两枚符合要求的子弹，第一枚不正确。它表示：
"两个时钟输入都必须运行。"
自动时钟切换的目的是在时钟之间切换（如果时钟停止运行）。实际要求是配置 FPGA时需要运行两个时钟。子弹应该显示：
"配置FPGA时，必须同时运行两个时钟输入。"
问题123964： 第 1 卷，第 6 章：Stratix V 设备中的高速差分 I/O 接口和 DPA，2013.05.06 版
图 6-4 外部 PLL 接口信号的相关系：outclk2 上的相移不正确，在 outclk1 高时，应与 outclk0 新兴边缘保持一致。
问题111987： 第 1 卷，第 8 章：Stratix V 设备的配置、设计安全性和远程系统升级，版本 2013.03.04
表 8-1：Stratix V 设备的配置模式和功能错误地表示 CvP 模式中不支持部分重新配置。
CvP 模式确实支持部分重新配置，此表将在将来的修订版中更新。
问题 81980： 第 1 卷，第 5 章：Stratix V 设备中的 I/O 功能，版本 1.5
表 5-1 错误地表明，仅Stratix V GX 和 GS 设备支持 3.3-V LVCMOS/LVTTL 标准。 这些 I/O 标准实际上受所有 Stratix V 设备的支持。
问题 86484： Stratix V 设备中的 I/O 功能，版本 1.5。
可编程电流强度表 5-6 缺少以下说明：
Quartus® II 软件的默认设置为 50-ohm OCT RS，没有针对所有非电压参考以及 HSTL 和 SSTL Class I/O 标准进行校准。默认设置为 25-ohmOCT RS，不校准 HSTL 和 SSTLClass II I/O 标准。
问题 79663： 第 2 卷，第 9 章：Stratix V 设备的配置、设计安全性和远程系统升级，版本 1.7。
图 9-9 注释缺少与图 9-8 注释 4 类似的信息。将新注添加到 图 9-9 中的注释中，指出："有关基于 POR 延迟设置的适当 MSEL 设置，请将从设备 MSEL 设置设置为 PS 方案。请参阅第 9-7 页上的表 9-4。"
问题 58047： 第 2 卷，第 9 章：Stratix V 设备的配置、设计安全性和远程系统升级，版本 1.6。
表 9-14：对于活动串行 （AS） 配置引脚（DCLK、AS_DATA0/ASDO、AS_DATA[3.1]），则指出"AS 配置完成后，该引脚会用一个薄弱的向上拉电阻器进行三注"，但并非如此。"当设备进入用户模式时，AS 引脚将不会三进制。
问题 44730： Stratix V 设备中的 I/O 功能，版本 1.4
章节中未提及 1.5V LVCMOS 输出的 OCT，但是受支持。 您可以在 Quartus® II 软件中进行分配，但不会出错。
问题 39437： 第 2 卷，第 11 章：Stratix V 设备的 JTAG 边界扫描测试，版本 1.4
表 11-1 显示了 Stratix V 设备的 32 位 IDCODE 信息。
正确的 Stratix V A7 设备的 JTAG ID 代码是
0000 0010 1001 0000 0011 0000 1011 （0x029030DD）
这被错误地显示为
0000 0010 1001 0000 0011 0011 1011 （0x029031DD）
问题 41368： 第 2 卷，第 9 章：Stratix V 设备的配置、设计安全性和远程系统升级，版本 1.6
在"注释至图 9-11"中，有一些注释 1 可能具有误导性。它指出："将上拉电阻器连接到 3.0 伏电源下的 VCCPGM 和 VCCPD。"其实情况确实如此，因为 VCCPGM 可以等于 VCCPD，但这并不是一个要求，VCCPGM 和 VCCPD 可以在电压方面根据您的电路板要求而有所不同。
VCCPGM 需要它们来为所有专用配置引脚和双用途引脚供电。支持的配置电压为 1.8、2.5 和 3.0 V，因此配置输入缓冲区无需与 Stratix V 设备中的常规 I/O 缓冲区共享电源线。
对于 VCCPD，其必须大于或等于 VCCIO。如果 VCCIO 设置为 3.0 V，VCCPD 的功率必须高达 3.0 V。如果银行的 VCCIO 设置为 2.5 V 或更低，则 VCCPD 的电源功率必须高达 2.5 V。这适用于所有包含 VCCPD 和 VCCIO 引脚的银行。
已解决的问题：
问题 79545： Stratix V 设备数据表，版本 2.5
以下电源的绝对最大额定值已在版本 2.5 中更新：
VCCPGM，VCCBAT，VCCPD，VCC，VCCD_PLL，VCCA_PLL
问题 35432： 第 1 卷、第 2 章、DC 和 Stratix V 设备的交换特性，版本 2.3
为指定差分输入而添加的说明由需要 2.5V 的 VCCPD 提供支持。
问题 32224： 第 1 卷、第 2 章、DC 和 Stratix V 设备的交换特性，版本 2.3
VCCBAT 供电电压范围更新为包括 1.2V 至 3.0V。
问题390061： 时钟 Netwok 和 PLL，Stratix V 设备，版本 1.3
针对 5SGXB5 和 5SGXB6 设备的 PLL 位置进行校正，以显示哪些 PLL 由 CLK0、CLK1、CLK22、CLK23 和 CLK8、CLK9、CLK14、CLK15 驱动。
问题391999： Stratix V 设备中的逻辑阵列模块和自适应逻辑模块（版本 1.3）
Stratix V 设备不支持寄存器链路径，如版本 1.3 所示。
问题 31778：卷-3，第 5 章，反向串行环回，版本 2.2
存在有关反向串行环回在自定义配置下作为子原型可用的不准确的陈述。
问题359605： 第 2 卷，第 5 章，Stratix V 设备中的 I/O 特性，版本 1.3
注 5，在 表 5-2 中错误地指出差分时钟输入缓冲区由 VCC_CLKIN驱动，而不是 VCCPD。
问题380129： 第 9 卷、第 9 章、第 1.3 版Stratix设备的配置、设计安全性和远程系统升级
图 9-21 错误地显示 TDI 与 JTAG 接头的引脚 7 绑定，而不是引脚 9。
问题377855： 第 2 卷，第 9 章：Stratix V 设备的配置、设计安全性和远程系统升级，版本 1.3。
在由 PS 模式配置从设备的多设备 AS 配置中发生时序违规。为多设备 AS 配置添加两个新的限制，以避免违反时序。
问题369375： 第 1 卷、第 8 章、Stratix V 设备中的热插槽和开机重置，版本 1.1
参考删除的 PORSEL 引脚，此引脚在 Stratix V 设备中不存在。
问题10006534： 第 2 卷， 第 4 章， Stratix® V 设备的收发器协议配置， 版本 1.0
删除了 10GBaseR 协议的参考资料。