关键问题
说明
对于在 Quartus® II 软件版本 12.1 SP1 中针对 Arria® V 设备的设计，已知存在一些时序延迟问题。
有关最新的变通办法信息和新报告的任何问题，请参考本解决方案。
缺少 HSSI 输出时钟和 fPLL refclk 输入之间的延迟
在以下情况真实情况下，针对 Arria V 设备的设计将缺少时钟路径的延迟：
- HSSI 时钟输出和 fPLL refclk 输入之间存在连接
- 该连接包括 IQTXRXCLK 路由资源
- 该连接不适用于全局、区域或外围时钟网络
Altera发布的知识产权内核均不使用此时钟连接。
解决方法
该解决方案将在将来更新，包含有关如何确定您的设计是否受到影响以及如何解决该问题的更多详细信息。