说明
由于英特尔® Quartus® Prime Pro 软件 19.1 及更早版本出现问题，英特尔 Stratix® 10 硬核处理器系统 （HPS） 项目可能会出现设备配置故障。该项目可能会错误地通过 HPS EMIF IP PLL 参考时钟和 RZQ 引脚的无效引脚位置传递编译。
解决方法
在英特尔® Stratix® 10 HPS EMIF 接口中，必须将 PLL 参考时钟和 RZQ 引脚放置在 IO 组 2M 中，并带有地址和命令信号。如果未遵守此引脚分配限制，FPGA配置将失败。
此问题从英特尔® Quartus® Prime Pro Edition 软件版本 19.2 开始修复，如果不满足引脚放置要求，则在编译过程中报告错误。有关 HPS EMIF 引脚布局限制的详细信息，请参阅 外部内存接口英特尔 Stratix 10 FPGA IP 用户指南。
如果您有一个设计，该设计目前FPGA设备配置的版本早于英特尔® Quartus® Prime 专业版软件版本 19.2，但英特尔® Quartus® Prime Pro Edition 软件版本 19.2 及更高版本的编译失败，则您无需更改 HPS EMIF 设计，但需要变通办法。
有关详细信息，请与英特尔联系。