文章 ID: 000086839 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

严重错误:0x8对 英特尔® Arria® 10 个设备应用使用FAST_INPUT_REGISTER或FAST_OUTPUT_REGISTER或FAST_OUTPUT_ENABLE_REGISTER分配时违反细分市场

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 软件版本 16.0 及更高版本出现问题,当您对设计应用FAST_INPUT_REGISTER、FAST_OUTPUT_REGISTER或FAST_OUTPUT_ENABLE_REGISTER分配时,您可能会看到此错误。原因在于处理derive_pll_clocks限制。

     

    解决方法

    要避免此错误,请按照以下步骤操作。

     

    1:评论用户 SDC 文件的任何"derive_pll_clocks"限制

    2: 运行quartus_fit -plan

    3:对用户 SDC 文件的任何"derive_pll_clocks"限制不作评论

    4:quartus_sta-s 运行

    4.1:运行project_open

    4.2:计划运行create_timing_netlist -snapshot(或 -post_map(如果为标准版)

    4.3:read_sdc运行

    4.4 运行 write_sdc -expand expand.sdc

    4.5 退出

    5:从第 4 步编辑扩展.sdc,删除所有set_clock_uncertainly限制

    6:编辑 QSF 文件,用扩展的.sdc 替换原始 SDC 的第 5 步

    7:再次quartus_fit运行

     

    这个问题在英特尔® Quartus® Prime 专业版软件的 18.1 版本中得以解决。

    相关产品

    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。