由于并行接口的 PHY Lite 英特尔® FPGA IP 的限制,如果您在同一 I/O 组中存在多个面向并行接口的 PHY Lite 英特尔 FPGA IP,则您可能会看到上面的错误消息。
要解决此问题,避免在同一 I/O 组中为并行接口放置多个 PHY Lite 英特尔® FPGA IP位置。这是因为面向并行接口的 PHY Lite 英特尔 FPGA IP都有一个特定的接口要求,需要特定的 PLL 设置。但是,给定银行中只有一个 PLL。
由于并行接口的 PHY Lite 英特尔® FPGA IP 的限制,如果您在同一 I/O 组中存在多个面向并行接口的 PHY Lite 英特尔 FPGA IP,则您可能会看到上面的错误消息。
要解决此问题,避免在同一 I/O 组中为并行接口放置多个 PHY Lite 英特尔® FPGA IP位置。这是因为面向并行接口的 PHY Lite 英特尔 FPGA IP都有一个特定的接口要求,需要特定的 PLL 设置。但是,给定银行中只有一个 PLL。
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