使用带有 英特尔 Stratix® 10个设备的 LVDS SERDES 英特尔 FPGA IP时,英特尔® Quartus® Prime Pro 软件中可能会看到此错误。当通过 FPGA 内核源入 IOPLL 的输入时钟信号时,系统会发生此错误
为了避免此错误,通过专用时钟引脚将输入时钟信号提供给 IOPLL。
使用带有 英特尔 Stratix® 10个设备的 LVDS SERDES 英特尔 FPGA IP时,英特尔® Quartus® Prime Pro 软件中可能会看到此错误。当通过 FPGA 内核源入 IOPLL 的输入时钟信号时,系统会发生此错误
为了避免此错误,通过专用时钟引脚将输入时钟信号提供给 IOPLL。
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