说明
编译所有包含带有导出管道的通用串行闪存接口英特尔® FPGA IP设计的所有英特尔 Agilex®设备定向设计时，英特尔® Quartus® Prime 专业版软件可能会看到此错误。这是因为设计引脚布局存在输出启用 （OE） 冲突。如果检测到多个 OEM 冲突，则可以在不同的引脚分配上复制该错误。
在所有英特尔 Agilex设备中，由于 OE 硬件与 x4 DQ 组引脚共享，因此有引脚放置要求。因此，如果有两个管道具有各自的 OEM 信号，则应该将它们分配给不同的 x4 DQ 组引脚，以避免 OEM 冲突。
通用串行闪存接口英特尔 FPGA IP（请查看 技术地图查看器中）
| OEM 信号 | 导出的管道 |
|---|---|
| dedicated_interface：data_buf[0]~0 | qspi_pins_data[0] |
| dedicated_interface：data_buf[1]~1 | qspi_pins_data[1] |
| dedicated_interface：data_buf[2]~2 | qspi_pins_data[2] qspi_pins_data[3] |
| qspi_inf_inst：oe_reg | qspi_pins_dclk qspi_pins_ncs |
解决方法
为了避免此错误，不同的 x4 DQ 组应建立带有不同 OEM 信号的导出管道，而使用共享 OEM 信号的导出管道则建议在同一 x4 DQ 组内建立。使用英特尔 Agilex®设备 （AGFB027） 的示例在下表中显示：
| 导出的管道 | 引脚放置 | x4 DQ 组 （AGFB027） |
|---|---|---|
| qspi_pins_data[0] | W34 | DQ133 |
| qspi_pins_data[1] | J35 | DQ135 |
| qspi_pins_data[2] qspi_pins_data[3] | L38 W38 | DQ132 |
| qspi_pins_dclk qspi_pins_ncs | J39 C38 | DQ134 |
该信息可英特尔® Agilex™ 通用 I/O 和 LVDS SERDES 用户指南 和 引脚输出文件中供英特尔 FPGA 使用。