说明
在编译所有 Agilex™ 设备目标设计（包含带有导出管道的通用串行闪存接口FPGA IP 设计）时，可能会在 Quartus® Prime Pro Edition 软件中看到此错误。这是因为设计引脚布局中存在输出启用 （OE） 冲突。如果检测到多个 OE 冲突，则错误可能会在不同引脚分配上重复。
在所有 Agilex™ 设备中，由于 OE 硬件在 x4 DQ 组引脚之间共享，因此有一个引脚布置要求。因此，如果有两个管道具有各自的 OE 信号，则应将它们分配到不同的 x4 DQ 组引脚，以避免 OE 冲突。
FPGA IP 的通用串行闪存接口（在技术映射查看器中查看）
| OE 信号 | 输出管道 |
|---|---|
| dedicated_interface：data_buf[0]~0 | qspi_pins_data[0] |
| dedicated_interface：data_buf[1]~1 | qspi_pins_data[1] |
| dedicated_interface：data_buf[2]~2 | qspi_pins_data[2] qspi_pins_data[3] |
| qspi_inf_inst：oe_reg | qspi_pins_dclk qspi_pins_ncs |
解决方法
为避免此错误，应在不同的 x4 DQ 组中建立具有不同 OE 信号的输出管道，而建议在同一 x4 DQ 组中建立具有共享 OE 信号的输出管道。下表显示了使用 Agilex™ 设备 （AGFB027） 的示例：
| 导出的导管 | 引脚布置 | x4 DQ 组 （AGFB027） |
|---|---|---|
| qspi_pins_data[0] | W34 | DQ133 |
| qspi_pins_data[1] | J35 | DQ135 |
| qspi_pins_data[2] qspi_pins_data[3] | L38 W38 | DQ132 |
| qspi_pins_dclk qspi_pins_ncs | J39 C38 | DQ134 |