文章 ID: 000086341 内容类型: 故障排除 上次审核日期: 2021 年 10 月 20 日

为什么使用英特尔® Stratix® 10 10GBASE-KR PHY IP 内核时,硬件会看到功能错误?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 10GBASE-R PHY 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于英特尔® Quartus® Prime 专业版软件版本 20.1 及更高版本出现问题,使用 英特尔® Stratix® 10 10GBASE-KR PHY IP 内核时,您可能会看到硬件故障。

    出现此问题的原因在于自动生成的 英特尔® Stratix®10 10GBASE-KR PHY IP 核 Synopsys 设计限制 (SDC) 文件中出现不正确的时序限制。IP 的xgmii_tx_dc输入或 IP 的xgmii_rx_dc输出的路径可能会被错误地限制。即使时序分析器没有报告时序违规,也可能会出现此问题。

    只有具有以下时钟拓扑结构的知识产权 (IP) 实施才受到此问题的影响:

    • 驱动 IP xgmii_tx_dc端口的 IP xgmii_tx_clk端口和馈送逻辑或 MAC 的时钟都连接到相同的外部生成时钟

    • IP 的xgmii_rx_clk端口和由 IP 的xgmii_rx_dc端口馈送的逻辑的时钟都连接到同一个外部生成的时钟

    如果您的设计使用上面列出的时钟拓扑并仍在开发中,请参阅 分辨率 部分 以采取纠正措施。 对于已经在生产中使用上面列出的时钟拓扑的设计,请按照以下步骤查看是否有任何时序违规,以便进行预先编译的设计:

    1. 找到原始自动生成的 10GBASE-KR PHY sdc 文件:\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10_.sdc。
    2. 将此文件重命名 :\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10__original.sdc
    3. 通过以下链接复制更正-krphy-sdc-to-rename.sdc 文件更正-krphy-sdc-to-rename.sdc),然后将其重命名为与原始 .sdc 文件相同的名称(第 2 步修改之前的"altera_xcvr_10gkr_s10_.sdc"名称)。
    4. 重新运行 项目 时序分析检查 违规情况。

    注:如果 IP 重新生成,自动生成的 .sdc 文件将被覆盖,因此,如果 IP 重新生成,则需要重复这些步骤。

    解决方法

     

    如果您的设计受到影响,而且您使用的是英特尔® Quartus® Prime 专业版软件版本 20.3 或 21.2,请从以下列表 中下载 安装 相关补丁:

    注:要使补丁生效,必须安装补丁后重新生成 10GBASE-KR PHY IP 内核。

    如果您使用的是英特尔® Quartus® Prime 专业版软件版本 20.1、20.2、20.4 或 21.1, 请升级 到软件补丁 v21.2 并安装 Patch 0.07。

    此问题从 英特尔® Quartus® Prime Pro Edition Software v21.3 开始修复。

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    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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