如何解码 Cyclone® V 和 Arria® V SoC 设备的 HPS FPGA 桥接的 AXI ID 字段？

ARID、AWID、WID、RID 和 BID 信号表示 HPS 至FPGA 桥接（HPS 至FPGA 桥接或轻量级 HPS 至FPGA桥）所作的特定内存访问的主路由。

对于 Arria® V 和 Cyclone® V SoC 设备，从 L3 互连输出的 AXI ID 是由以下字段组成的 12 位矢量：
ID[12]：互连 ID，IID
ID[11：3]：虚拟 ID，VID
ID[2：0]：从属互连 ID，SIID

VID 从接收事务的主节点接收，IID 和 SIID 由 L3 互连分配，如下所示：

8 位 VID 由将事务发送到 L3 互连的主设备设置。

MPU 主设备 VID 是根据 AMBA® 2 级高速缓存控制器 L2C-310 修订版 r3p0 技术参考手册设置的，该手册可从 ARM® 信息中心网站 获取，http://infocenter.arm.com。

FPGA2HPS 主机的 VID 是从 8 位 AXI ID 输入到 FPGA2HPS 网桥。

DMA 主机的 VID 位 7：4 设置为 0，位设置为 3：0，具体取决于《ARM CoreLink DMA-330 修订版 r1p1 技术参考手册》。

EMAC0 和 EMAC1 主机的 VID 对于 Rx DMA 访问设置为 8h00，对于 Tx DMA 访问设置为 8h01。

USB0、USB1、TMC、DAP、NAND 和 SDMMC 主机的 VID 始终设置为 0。

从相应设备手册版本 16.1 开始，将包含此信息。