在面向 OpenCL™ 17.0 BSP 流程的英特尔® FPGA SDK 中,有些时钟可能会在导入编译过程中显示 BSP 的时序故障,即使基础种子达到时序。这是一个错误故障,由于在导入编译过程中应用 SDC 限制的顺序,基编译的一些限制被忽略。
用户需要评论或删除其 top.qsf 文件中的以下行:
仅限 # 基础修订编译 SDC 限制
set_global_assignment - name SDC_FILE base.sdc
set_global_assignment - disable -name SDC_FILE top.sdc
set_global_assignment - disable -name SDC_FILE top_post.sdc
更改 QSF 文件后,需要进行另一次导入编译
aoc --主板.cl
此问题计划在面向 OpenCL 的英特尔® FPGA SDK 的未来发行版中修复™。