说明
在 Altera 中级串联 PLL 时® FPGAs，最佳实践是为第一个 PLL 使用低带宽设置，并为下游 PLL 使用高带宽设置。
第一个 PLL 在配置为低带宽时作为抖动过滤器，并且传输到下游 PLL 的抖动很少。 使用下游 PLL 上的高带宽设置，可以跟踪第一个 PLL 中的抖动。 确保两个 PLL 的带宽范围没有重叠。 设计项目中每个 PLL 参数化的带宽范围可在 Quartus® II 软件编译报告中显示。
请参阅相应的设备产品家族手册以了解 Altera FPGAs 是否支持 PLL 级联以及 PLL 时钟管理功能。