关键问题
说明
基于 UniPHY 的外部内存接口的 VCS-MX 模拟 VHDL 中的 IP 内核，带有提供的仿真脚本 vcsmx_setup.sh 出现故障 在 0n 时出现以下错误：
0 ns: ERROR: altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench/F_valid
is 'x'.
at time 0 Scope: \DUT_EXAMPLE_SIM.E0.IF0.S0.CPU_INST .the_altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench
File: ./../..//submodules/altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench.v
Line: 498.
此问题影响 DDR2 和 DDR3 协议，以及 QDR II/II 和 RLDRAM II 在使用基于 Nios II 的定序器时。
解决方法
此问题的变通办法如下：
- 在文本编辑器中，打开以下内容之一 文件，以适用为准：
- variant_name>_example_design/模拟/vhdl/submodules/dut_example_sim_e0_if0_s0_rst_controller.vho
- variant_name>_sim/子调制程序/dut_e0_if0_s0_rst_controller.vho
- 更改寄存器的初始值 在重置同步器中来自：
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'0\';
自：
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'1\';
（信号的确切名称可能与上述名称不同，
但它们将包含子站 altera_reset_synchronizer_int_chain 。）