说明
在 Quartus® II 软件版本 9.0SP2 及更早的Cyclone® III 设备中实施 DDR 和 DDR2 SDRAM 高性能控制器时，如果mem_clk信号 （CK、CK#） 被错误地放置，将看到 fitter 和 Timequest 警告或关键警告。
Altera Cyclone III 外部内存接口章节的指南目前处于：
CK/CK# 引脚必须放置在差分 I/O 引脚上，不能放置在 DQ 引脚所在的同一行或列上。
为了满足指南要求并实现正确的设计，必须将Cyclone III 设备中的mem_clk信号放置在符合这些要求的引脚上：
- 差分 IO 引脚对（在 Pin Planner 中标识为 DIFFIO）。
-位于同一个组中，或与数据引脚位于同一侧。您可以使用设备的两侧进行变通接口。
- 不得使用 PLL CLKOUT 引脚（在 Pin Planner 中标识为 L）
- 如 Pin Planner Pad View 中所示，mem_clk[0] 不得与任何接口 DQ 引脚位于同一行/列填充组中。
检查您的设计，以确保没有关键警告。
不遵守这些规则可能会导致无法正确约束 DDIO 输入节点和收敛时序。此外，由 Time Quest 计算的读取捕获和写入时序空间可能无效。
下列图示例展示了不正确mem_clk引脚位置分配：
分配不正确
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正确的分配
