低延迟 40-100GbE IP 内核在控制和状态接口上错误地实施Avalon-MM 规范

低延迟 40-100GbE IP 内核控制和状态接口 提供对 IP 核寄存器的访问，旨在实现 Avalon-MM 接口从属协议。但是，IP 核确实如此 不正确实施此协议。具体来说， status_waitrequest 输出 信号不符合规范。IP 内核确实如此 在应用程序 deasserts status_read 或输入后才开始执行此信号的去组装 status_write 信号。

根据 Avalon-MM 协议规范，主 （应用程序）必须保留所表明的读写请求信号 直到从属 deasserts 的等待查询信号。但是，在 当前的 IP 内核实施中，IP 内核将错误承担 如果主请求表明其读取或写入请求，则提供多个请求 表明繁忙信号的信号。

有关 Avalon-MM 规范的更多信息，请参阅 至 Avalon 接口规格。

要解决此问题，应用程序应发出 新的读写请求（表明 status_read 或 status_write ） 只有在 status_waitrequest 信号被卸载时， 并且必须保留 status_read 该或 status_write 信号 高，仅限单个时钟周期。

此问题在低延迟 40 版本 14.0 中解决- 以及 100-Gbps 以太网 MAC 和 PHY MegaCore 功能。