说明
Stratix® II、Stratix II GX、Arria™ GX 和 HardCopy® II 设备的实际差分 I/O 标准电压要求取决于真正差分缓冲区的位置。
大多数 LVDS 缓冲区位于 I/O 侧内存条。 这是专用 SERDES 电路的所在位置，可由侧存储体 LVDS I/O 引脚访问。 这是大多数 LVDS 操作的常见位置。 这些银行需要 2.5V VCCIO 进行 LVDS 输入和输出操作。
位于设备顶部和底部的内存条 3、4、7 和 8 仅支持专用时钟输入缓冲区上 LVDS/LVPECL 的输入操作。 这些缓冲区将 VCCINT 用于 LVDS/LVPECL 操作，并且不依赖于存储体 VCCIO 电压。 这些银行不支持 LVDS/LVPECL 输出操作。
银行 9、10、11 和 12 银行需要 3.3V VCCIO 支持 LVDS/LVPECL 输入和输出操作。 PLL[5，6，11，12]_OUT[0，1] 引脚支持 LVDS/LVPECL 输出操作。 在 PLL[5，6，11，12]_FB/OUT2 引脚上支持 LVDS/LVPECL 输入或输出操作。 这些是可配置为 LVDS/LVPECL 输入或配置为 LVDS/LVPECL 输出的唯一引脚。
Stratix II、Stratix II GX 和 HardCopy II 设备不支持双向 LVDS/LVPECL 引脚。