文章 ID: 000085641 内容类型: 故障排除 上次审核日期: 2013 年 03 月 18 日

为什么在模拟 Cadence NCSim 中的这种超级功能时,Altera_PLL 输出时钟会卡低?

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果您使用 NCSim 来模拟 Altera_PLL 超级功能,则某些输出时钟可能卡在较低。

    解决方法

    此问题有两种解决方法:

    1. 要实例化 Altera_PLL,在超级功能中检查“启用物理输出参数”,并相应地设置参数以获得所需的时钟。

    2. 启用宏SIM_USE_ICD_PLL_RECONFIG_MODEL对Cyclone® V 设备使用物理模拟模型,如下所示。针对 V 或 Arria® Stratix® V 设备时,需要编辑以下命令。

    ncvlog -DEFINE SIM_USE_ICD_PLL_RECONFIG_MODEL=TRUE “/eda/sim_lib/cadence/cyclonev_atoms_ncrypt.v”-工作cyclonev_ver

    此问题从 Quartus® II 软件版本 13.1 开始解决。

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