关键问题
说明
这个问题会影响 DDR2、DDR3 和 LPDDR2 产品。
使用 HPS 内存接口的 DDR2、DDR3 和 LPDDR2 接口
在 Arria V 或 Cyclone V 设备上，产生长期 CK 抖动
（在 HPS 方面，而不是FPGA侧）超越 JEDEC 和
供应商规范 （ tERR （ Nper ） 适用的调节值
值 N ）.。
解决方法
Altera已验证不要求遵守此规范，
前提是短期抖动 （ tJITcc 和 tJITper ）
已满足要求。在描述的配置中， tJITcc 以及 tJITper
在 JEDEC 规格内。
此问题将无法解决。