为什么我的 1G/10G 或 10GBASE-KR PHY 设计未能在 Verilog HDL 模拟中进行链路训练？

由于 Quartus® II 软件版本 14.0 英特尔® Arria® 10 版存在问题，启用链路训练时，您可能会在仿真中看到以下（或类似）警告。

“警告： （vsim-3533） [FOFIW] - 无法打开文件

'USER_QUARTUS_INSTALLATION_PATH/acds/quartus/../ip/altera/alt_xcvr/altera_xcvr_10gbase_kr/arria10/

cpu/kra10_cpu_imem.ver' 用于写作。

出现这些警告后，链路训练将失败。

要解决此问题，请执行以下步骤：

1. 导航到生成 IP 的目录：

<USER_IP_GENERATION_DIR>/altera_avalon_onchip_memory2_140/sim/

2. 在此目录中，找到 2 个名称类似于如下所示的 Verilog HDL 文件：

krip_altera_avalon_onchip_memory2_140_<RANDOM_CHARACTERS>.v

3. 在上面的每个文件中找到类似于以下内容的以下参数行：

参数 INIT_FILE = “/USER_QUARTUS_INSTALLATION_PATH/acds/quartus/../ip/altera/alt_xcvr/

altera_xcvr_10gbase_kr/arria10/cpu/kra10_cpu_imem.hex“;

4.） 将每个参数更改为：

参数 INIT_FILE=“kra10_cpu_Xmem.hex”;