文章 ID: 000085362 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 28 日

如何在Stratix III 和 Stratix IV 设备中将时钟引脚和 PLL 输出时钟连接到全局时钟控制模块?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

输入时钟引脚、PLL 计数器输出和时钟控制块输入之间的映射对Stratix® III 和 Stratix IV 设备如下:

  • inclk[0] 和 inclk[1]-可以由设备同一侧的四个专用时钟引脚馈送
  • inclk[2]——可以由 PLL 计数器 C0 和 C2 从设备同一侧的两个中心 PLL 馈送
  • inclk[3]——可由 PLL 计数器 C1 和 C3 从设备同一侧的两个中心 PLL 馈送

为动态选择这些时钟源,可以在设计中使用 ALTCLKCTRL 宏功能。

角 PLL(L1、L4、R1 和 R4)以及相应的时钟输入引脚(PLL_L1_CLK等)不支持 GCLK 网络的动态选择。

GCLK 和 RCLK 网络的时钟源选择(L1、L4、R1 和 R4)和相应的时钟输入引脚(PLL_L1_CLK等)通过 Quartus® II 软件生成的配置文件(.sof .pof)中的配置位设置以静态方式控制。

 

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本文适用于 4 产品

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