文章 ID: 000085313 内容类型: 故障排除上次审核日期: 2014 年 06 月 30 日

在 Stratix® V、Arria® V 和 Cyclone® V 收发器设备上将 fPLL 用作收发器 TX PLL 时，应该将什么输出时钟连接到原生 PHY 英特尔 FPGA IP？

环境

错误 ID: 0

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

在 Stratix® V、Arria® V 和 Cyclone® V 收发器设备中将 fPLL 用作收发器 TX PLL 时，用于连接原生 PHY 英特尔® FPGA IP 的输出时钟会因是否启用 fPLL 的动态重新配置而异。

解决方法

如果未启用 fPLL 的动态重新配置，您必须将 fPLL“outclk_0”端口连接到原生 PHY“ext_pll_clk”端口。

启用 fPLL 动态重新配置时，您必须连接到 fPLL“phout[0]”端口到原生 PHY“ext_pll_clk”端口。通过选择 PLL 参数编辑器“设置”选项卡的“启用 PLL DPA 输出端口”选项来启用“phout”端口。