文章 ID: 000085215 内容类型: 故障排除上次审核日期: 2021 年 08 月 28 日

为什么在 Quartus® II 软件版本 11.0SP1 中编译基于 Stratix IV DDR3 SDRAM UniPHY 的控制器设计时，会出现暂停时间违规？

环境

Quartus 版本

英特尔® Quartus® II 订阅版

已找到版本: 11.0

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

在 Quartus® II 软件中编译Stratix IV DDR3 UniPHY 设计时，可能会在内核时钟（ afi_clk 即 PLL 的 CLK[0] 输出）与平级时钟（这是 PLL 的 memphy_leveling_clk CLK[2] 输出）之间出现时间违规。

保留时间违规是由用于双区域时钟资源的内核时钟与全局时钟资源上的平级时钟之间的偏差引起的。

解决方法

要解决此问题，将 memphy_leveling_clk 时钟信号分配到双区域资源。