在为 Stratix® III、Stratix IV、Arria® II、HardCopy® III 和 HardCopy IV 设备产品家族启用外部 PLL 模式选项实施ALTLVDS_RX或ALTLVDS_TX超级功能时,您会看到此警告。
当使用这些设备系列中的专用 SERDES 时,Quartus® II 软件会自动将补偿时钟设置为 LVDS 时钟/DIFFIOCLK,后者用作 SERDES 电路的高速时钟。 尽管您应该将 PLL 操作模式设置为源同步补偿,但是在使用专用 SERDES 电路时,ALTPLL 宏功能中目前没有选项可以指定补偿时钟。
您可以安全地忽略此警告。 报告在使用启用外部 PLL 模式的ALTLVDS_RX或ALTLVDS_TX超级功能时,补偿时钟已针对您的设计正确设置。
但是,如果希望避免此警告,可以编辑 ALTPLL 变体文件以指定补偿时钟。
对于 VHDL,找到 compensate_clock 参数 通用地图 部分并输入 "LVDSCLK".
对于 Verilog,找到 altpll_component.compensate_clock 参数 defparam 部分并输入 "LVDSCLK".