关键问题
说明
如果一个针对 Arria® 10 设备的设计实例化了更多 I/O 相锁环 （PLL） 比 I/O PLL 资源的数量 该设备上有 Quartus® Prime 软件出现错误。 错误消息中指出的 I/O PLL 数量取决于 设计中Altera® IP，而这个数字可能更大 比分析和合成中记录的 I/O PLL 数量 报告。
例如，外部内存接口 （EMIF） IP 使用 它占用的每一个 I/O 存储体都有一个 I/O PLL。Fitter 确定 设计基于设计消耗的实际 I/O PLL 数量 引脚输出要求。如果由 Fitter 超过设备上可用的 I/O PLL 的数量， 发生错误。
使用 I/O PLL 的Altera IP 的其他示例包括 低延迟 40 千兆位和每秒 100 千兆位以太网 （GbE） IP 核， Altera LVDS SERDES IP 核、Altera PHYLite IP 内核和 SerialLite III 流传输 IP 内核。
解决方法
减少设计中的 I/O PLL 数量。Altera建议 以下策略：
- 在设计中转换一些 I/O PLL IP 进入整数模式分段式 PLL （fPLL） IP。
- EMIF、LVDS SERDES 和 PHYLite 消耗 I/O PLL 的 Altera IP 内核，可生成更多内核时钟供使用。如果您的 设计包含这些 IP 内核，考虑生成其他内核 时钟可减少 I/O PLL 需求。在 IP 参数编辑器中，选择 根据现有的 PLL 选项指定的其他内核时钟 在 "常规 "选项卡下。
- 修改 EMIF IP 引脚输出，以使用更少的 I/O 组。适用于 特定配置，EMIF IP 参数编辑器报告 最少的 I/O 银行。请参 阅 Arria 10 EMIF IP 的一般引脚输出指南 部分 外部内存接口手册第 2 卷：设计 更多信息指南 。
- 在以太网 IP 中启用 TX PLL 共享选项，以允许 多个以太网实例共享单个 I/O PLL。例如， 在"低延迟 40" 和 100 GbE IP 参数编辑器中，选择 使用 Main 选项卡下的外部 TX MAC PLL 选项。 请参 阅 低延迟中的外部 TX MAC PLL 部分 40 Gbps 和 100 Gbps 以太网 MAC 和 PHY MegaCore 功能用户指南 更多信息。