关键问题
说明
如果您使用 Cadence® NC-Sim 来执行 适合后 VHDL 功能模拟，该设计针对 Stratix V 家族成员并使用 RAM，细化错误 如果组件声明参数和架构可能出现 参数已无序。
解决方法
使用 -namemap_mixgen 该选项和 ncelab 命令
指示 NC-Sim 与组件声明参数相匹配
和架构参数基于名称。