说明
Stratix® III 或 Stratix IV 设备 PLL 中使用零延迟补偿 （ZDB） 时，必须实例化双向引脚并将其连接到 PLL 的 fbmimicbidir 端口。必须将这个双向引脚放置在左侧/右侧 PLL 的PLL_FB_CLKOUTp针上，以及放置在用于顶部/底部 PLL 的PLL_FBp_CLKOUT1针上。
零延时缓冲时钟输出（即 PLL 的补偿输出时钟）必须放置在左侧/右 PLL 的PLL_CLKOUTn针上，以及放置在所有剩余的PLL_CLKOUT针上，以用于顶部/底部 PLL。
双向"mimic"I/O 引脚始终被启用，但Altera建议它在主板上保持不连接。 如果您将其用作辅助时钟，它将不会具有与零延迟缓冲区补偿时钟输出相同的相位关系。使用时序模拟或时序分析来确定与补偿输出时钟的相位关系。此外，在双向模拟 I/O 引脚上加载任何内容都会影响零延迟缓冲区时钟输出的时间。 这将损害零延迟缓冲区反馈补偿模式，并可能导致 PLL 源时钟和零延迟缓冲区补偿输出时钟之间的不同相移结果。
有关此功能的更多信息，请参阅相应的设备手册。